特許：容易想到性「事実認定」： （知財高裁平成２２年１２月２８日判決（平成２２年（行ケ）第１０１２３号審決取消請求事件））

** 特許：容易想到性「事実認定」：
（知財高裁平成２２年１２月２８日判決（平成２２年（行ケ）第１０１２３号審決取消請求事件））

知的財産高等裁判所第３部「飯村敏明コート」


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容易想到性に関する事実認定の判決です。
地道ですが，事実認定に関するお手本的な記載がされています。

*** 判決原文（引用）
第５ 当裁判所の判断

当裁判所は，原告が主張する取消事由には理由がなく，審決を取り消すべき違
法は認められないから，原告の請求を棄却すべきものと判断する。その理由は，
以下のとおりである。

１ 引用例の記載

引用例（乙３）には以下の記載がある。

【０００１】【産業上の利用分野】本発明は，近年集積回路に広く用いられる
カウンタや，あるいはシフトレジスタ等に用いるのに好適なエッジトリガ型
フリップフロップに係り，特に，用いる回路素子の高速化等によって生じて
しまうコスト上昇を抑えながら，フリップフロップとしての機能の高速化を
図ることが可能なエッジトリガ型フリップフロップに関する。

【０００４】図１２（判決注・別紙図面５）は，従来から用いられているエッ
ジトリガ型フリップフロップの一例の論理回路図である。この図１２（判決
注・別紙図面５）では，合計２個のＤ型ラッチ回路７及び８を用いたエッジ
トリガ型フリップフロップが示されている。

【０００５】前記Ｄ型ラッチ回路７は，負論理のゲートイネーブル入力端子（Ｇ
バー）を有している。該Ｄ型ラッチ回路７は，前記ゲートイネーブル入力端
子（Ｇバー）へと“０”が入力されている時には，入力端子Ｄへと入力され
ている論理状態と同一の論理状態が，その出力端子Ｑへとそのまま出力され
る。一方，前記ゲートイネーブル入力端子（Ｇバー）へと“１”が入力され
ると，該ゲートイネーブル入力端子（Ｇバー）へとこのように“１”が入力
される直前の，その前記データ入力端子Ｄの論理状態を保持し，又該論理状
態をその前記データ出力端子Ｑへと出力する。

【０００６】前記Ｄ型ラッチ回路８は，正論理のゲートイネーブル入力端子Ｇ
を有する。該Ｄ型ラッチ回路８は，その前記ゲートイネーブル入力端子Ｇへ
と“１”が入力されている時には，その入力端子Ｄへと入力されている論理
状態が，そのデータ出力端子Ｑから出力される。一方，該Ｄ型ラッチ回路８
は，そのゲートイネーブル入力端子Ｇへと“０”が入力されると，該ゲート
イネーブル入力端子Ｇへとこのように“０”が入力される直前の，その前記
データ入力端子Ｄへと入力されていた論理状態を保持し，又該論理状態をそ
の前記データ出力端子Ｑから出力する。

【０００７】これら合計２個の前記Ｄ型ラッチ回路７及び８について，この図
１２（判決注・別紙図面５）に示されるエッジトリガ型フリップフロップで
は，前記Ｄ型ラッチ回路７のデータ入力端子Ｄが，当該エッジトリガ型フリ
ップフロップのそのデータ入力端子Ｄとなっている。又，前記Ｄ型ラッチ回
路８の前記データ出力端子Ｑが，当該エッジトリガ型フリップフロップのデ
ータ出力端子Ｑとなっている。前記Ｄ型ラッチ回路７の前記データ出力端子
Ｑは，前記Ｄ型ラッチ回路８の前記データ入力端子Ｄへと接続されている。
又，前記Ｄ型ラッチ回路７の前記ゲートイネーブル入力端子（Ｇバー）と前
記Ｄ型ラッチ回路８の前記ゲートイネーブル入力端子Ｇとは互いに接続さ
れ，これらは，当該エッジトリガ型フリップフロップのクロック入力端子Ｃ
ＬＫとなっている。

【０００９】【発明が達成しようとする課題】近年，装置全体の性能向上等を
図るために，その装置に組み込まれる論理回路の高速化が図られている。…

【００１０】従来，前記図１２（判決注・別紙図面５）に示されるもの等，エ
ッジトリガ型フリップフロップの高速化は，用いる回路素子の高速化によっ
ていた。・・・しかしながら，このような用いる回路素子の高速化には限界
があるものであり，又，コスト上昇等の問題もある。

【００１１】又，カウンタやシフトレジスタは，そのクロック周波数を２倍に
すれば，その動作速度も２倍にできる。しかしながら，クロック周波数を高
くすると，チップ全体の消費電力が大きくなるという問題もある。

【００１２】本発明は，前記従来の問題点を解決するべくなされたもので，用
いる回路素子の高速化等によって生じてしまうコスト上昇を抑えながら，フ
リップフロップとしての機能の高速化を図ることが可能なエッジトリガ型
フリップフロップを提供することを目的とする。

【００１３】【課題を達成するための手段】本発明のエッジトリガ型フリップ
フロップは，正論理のゲートイネーブル入力端子Ｇを有する第１ラッチ回路
と，負論理のゲートイネーブル入力端子（Ｇバー）を有する第２ラッチ回路
と，その選択入力端子Ｓが“１”の時には，その入力端子１の論理状態に従
ってその出力の論理状態が定まり，一方，その選択入力端子Ｓが“０”の時
には，その入力端子０の論理状態に従ってその出力の論理状態が定まるマル
チプレクサとを備え，前記第１ラッチ回路のデータを設定するための入力端
子と前記第２ラッチ回路のデータを設定するための入力端子とが，対応する
もの同士で接続され，このように互いに接続されたものが，当該エッジトリ
ガ型フリップフロップ全体のデータを設定するための入力端子となり，前記
第１ラッチ回路の前記ゲートイネーブル入力端子Ｇと，前記第２ラッチ回路
の前記ゲートイネーブル入力端子（Ｇバー）と，前記マルチプレクサの前記
選択入力端子Ｓとが，互いに接続され，このように互いに接続されたものが，
当該エッジトリガ型フリップフロップ全体のクロック入力端子ＣＬＫとな
り，前記第１ラッチ回路の出力と，前記マルチプレクサの前記入力端子０と
が接続され，前記第２ラッチ回路の出力と，前記マルチプレクサの前記入力
端子１とが接続され，前記マルチプレクサの前記出力が，当該エッジトリガ
型フリップフロップ全体の出力端子Ｑとなっていることにより，前記課題を
達成したものである。

【００２５】この図１（判決注・別紙図面３）に示される如く，本発明のエッ
ジトリガ型フリップフロップは，第１ラッチ回路１１と，第２ラッチ回路１
２と，マルチプレクサ１３とにより構成されている。

【００２６】前記第１ラッチ回路１１は，正論理のゲートイネーブル入力端子
Ｇを有する。又，前記第２ラッチ回路１２は，負論理のゲートイネーブル入
力端子（Ｇバー）を有する。前記マルチプレクサ１３は，その選択入力端子
Ｓが“１”の時には，その入力端子１の論理状態に従ってその出力端子Ｕの
論理状態が定まり，一方，その選択入力端子Ｓが“０”の時には，その入力
端子０の論理状態に従ってその出力端子Ｕの論理状態が定まるものである。

【００２７】又，本発明のエッジトリガ型フリップフロップでは，前記第１ラ
ッチ回路１１の入力端子と前記第２ラッチ回路１２の入力端子とが，対応す
るもの同士で接続され，このように互いに接続されたものが，当該エッジト
リガ型フリップフロップ全体の入力端子となっている。又，該エッジトリガ
型フリップフロップでは，前記第１ラッチ回路の前記ゲートイネーブル入力
端子Ｇと，前記第２ラッチ回路の前記ゲートイネーブル入力端子（Ｇバー）
と，前記マルチプレクサの前記選択入力端子Ｓとが，互いに接続され，この
ように互いに接続されたものが，当該エッジトリガ型フリップフロップ全体
のクロック入力端子ＣＬＫとなっている。又，該エッジトリガ型フリップフ
ロップでは，前記第１ラッチ回路１１の出力端子Ｑと，前記マルチプレクサ
１３の前記入力端子０とが接続され，前記第２ラッチ回路１２の出力端子Ｑ
と，前記マルチプレクサ１３の前記入力端子１とが接続され，前記マルチプ
レクサの前記出力Ｕが，当該エッジトリガ型フリップフロップ全体の出力端
子Ｑとなっている。

【００２８】このような構成の本発明のエッジトリガ型フリップフロップにお
いて，前記クロック入力端子ＣＬＫに入力されるデータ信号が“０”となる
と，該信号の立下がり時，あるいは該立下がり時の直前の前記データ信号の
論理状態が保持される。又，このように保持される論理状態に従った論理状
態が，該第１ラッチ回路１１の出力端子Ｑから出力される。又，このように
前記クロック入力端子ＣＬＫへと“０”が入力されている時には，これに保
持されている論理状態や，該第２ラッチ回路１２から出力される論理状態
は，前記データ信号に従って随時切り替えられる。即ち，該データ信号は保
持されない。

【００２９】一方，前記クロック入力端子ＣＬＫへと“１”が入力されると，
前記第２ラッチ回路１２は，前記クロック入力端子ＣＬＫに入力されるデー
タ信号の立上がり時，あるいは該立上がりの直前に入力されるデータ信号の
論理状態を保持し，又保持された該論理状態に従った論理状態をその出力端
子Ｑから出力する。又，このように前記クロック入力端子ＣＬＫへと“１”
が入力されている時には，前記第１ラッチ回路１１においては，これに入力
されるデータ信号は保持されず，入力される該データ信号に従って，随時そ
の出力の論理状態が変化する。

【００３０】このように動作する前記第１ラッチ回路１１及び前記第２ラッチ
回路１２に対して，前記マルチプレクサ１３は，その選択入力端子Ｓへと入
力されるクロック信号に従って，前記第１ラッチ回路１１の出力又は前記第
２ラッチ回路１２の出力のいずれか一方を選択し，その前記出力Ｕから出力
する。このような該マルチプレクサ１３の信号選択は，前記第１ラッチ回路
１１と前記第２ラッチ回路１２とのうち，入力されているデータ信号を保持
しているものの出力を選択するというものである。例えば，前記クロック信
号が“０”の時には，前記第１ラッチ回路１１が前記データ信号を保持して
いるので，前記マルチプレクサ１３は，該第１ラッチ回路１１の出力を選択
する。又，例えば前記クロック信号が“１”の時には，前記第２ラッチ回路
１２が前記データ信号を保持しているので，前記マルチプレクサ１３は該第
２ラッチ回路１２の出力を選択する。

【００３１】このような本発明のエッジトリガ型フリップフロップでは，合計
２個のラッチ回路を備え，一方のラッチ回路が前記クロック信号の立上がり
時以降前記データ信号を保持し，他方の前記ラッチ回路が前記クロック信号
の立下がり時以降前記データ信号を保持するようになっている。従って，本
発明のエッジトリガ型フリップフロップは，前記クロック信号の立上がり時
も，又該クロック信号の立下がり時も，これに保持されている論理状態，又，
これから出力される論理状態を，これに入力される前記データ信号に従って
切り替えることが可能である。

【００３２】従って，このような本発明のエッジトリガ型フリップフロップに
よれば，同一周波数（周期）の前記クロック信号であっても，従来に比べ，
フリップフロップとしての動作速度を２倍にすることが可能である。従っ
て，本発明によれば，用いる回路素子の高速化等によらず，フリップフロッ
プとしての機能の高速化を図ることが可能である。

２ 判断
（１） 取消事由１（引用発明の認定の誤り）及び取消事由２（本願発明２と
引用発明との相違点の認定の誤り）について

原告は，①審決が，引用発明のマルチプレクサにおいては，「クロック信号
（ＣＬＫ）が“０”の時に第１ラッチ回路（１１）の出力を選択し，“１”の
時に第２ラッチ回路（１２）の出力を選択」している点を看過して，「クロッ
ク信号（ＣＬＫ）が“０”の時で第１ラッチ回路（１１）の出力を選択する」
とのみ認定した点に誤りがあり，また，②審決が，「本願発明２の回路（１）
はポジティブ・エッジで処理する」のに対し，引用発明のマルチプレクサ（１
３）は「クロック信号（ＣＬＫ）が“０”の時に第１ラッチ回路（１１）の
出力を選択し，“１”の時に第２ラッチ回路（１２）の出力を選択する」こと
を相違点としなかった点に，相違点を看過した誤りがあると主張する。

しかし，原告の主張は，以下のとおり失当である。すなわち，

前記１の引用例の記載によれば，引用発明のマルチプレクサ（１３）は，
クロック信号（ＣＬＫ）が“０”の時に第１ラッチ回路（１１）の出力を選
択しているのであるから，引用発明の内容としては，「クロック信号（ＣＬＫ）
が“０”の時で第１ラッチ回路（１１）の出力を選択するマルチプレクサ（１
３）」との認定で足り，それに加えて，クロック信号（ＣＬＫ）が“１”の時
に第２ラッチ回路（１２）の出力を選択することを認定する意味はない。審
決の引用発明の認定に誤りはない。

また，本願発明２においては，回路（１）は，信号（２）のネガティブ・
エッジで保持された入力データを処理しているのであるから，本願発明２と
引用発明とを対比するに当たっては，同じタイミングで保持された入力デー
タの挙動に着目して対比するのが相当である。そして，引用発明のマルチプ
レクサ（１３）においては，第１ラッチ回路（１１）がクロック信号（ＣＬ
Ｋ）の立下がり時（ネガティブ・エッジ）に保持したデータ信号（Ｄ）（入力
データ）を，クロック信号（ＣＬＫ）が“０”の時に選択しているのに対し
て，本願発明２においては，信号（２）のポジティブ・エッジを回路（１）
の動作条件としている点で相違する。したがって，上記の点を本願発明２と
引用発明の相違点とすることで足りるものというべきであり，審決の認定に
相違点を看過した誤りはない。

したがって，原告の上記主張は採用することができない。

（２） 取消事由３（本願発明２の容易想到性判断の誤り）について

ア原告は，引用発明から本願発明２の相違点に係る構成に想到することは
容易でないと主張する。

しかし，原告の主張は，以下のとおり，失当である。すなわち，

引用例の前記段落【０００４】ないし【０００７】の記載及び図１２（別
紙図面５）から，２つのＤ型ラッチ回路７，８が直列に接続された構成の
エッジトリガ型フリップフロップ，及び前段の回路によりクロック信号の
一方のエッジで保持したデータ信号を，後段の回路によりクロック信号の
他方のエッジで保持して出力するように動作する回路構成が広く知られて
いることが認められる。ところで，引用発明は，クロック信号の立下がり
時と立上がり時（ネガティブ・エッジとポジティブ・エッジ）に保持した
データ信号（Ｄ）を，マルチプレクサ（１３）により切り替えて出力する
ものであり，第１ラッチ回路（１１）によりクロック信号（ＣＬＫ）のネ
ガティブ・エッジで保持したデータ信号（Ｄ）を，マルチプレクサ（１３）
によりクロック信号（ＣＬＫ）が“０”の時に出力する処理と，第２ラッ
チ回路（１２）によりクロック信号（ＣＬＫ）のポジティブ・エッジで保
持したデータ信号（Ｄ）を，マルチプレクサ（１３）によりクロック信号
（ＣＬＫ）が“１”の時に出力する処理を含むものである。この点，上記
第１ラッチ回路（１１）によりクロック信号（ＣＬＫ）のネガティブ・エ
ッジで保持したデータ信号（Ｄ）についてみれば，マルチプレクサ（１３）
は，第１ラッチ回路（１１）から入力されたデータ信号（Ｄ）をクロック
信号（ＣＬＫ）に応じて出力する処理を行っており，上記周知技術に照ら
すと，上記マルチプレクサ（１３）による処理を，クロック信号（ＣＬＫ）
のポジティブ・エッジで動作する回路による処理に変更することは，当業
者が容易に着想することができたものと認められる。なお，第２ラッチ回
路（１２）により保持されるデータ信号（Ｄ）についてみれば，第２ラッ
チ回路（１２）は，クロック信号（ＣＬＫ）のポジティブ・エッジでデー
タ信号（Ｄ）を保持し，マルチプレクサ（１３）に出力する処理を行うも
のであるから，本願発明２における「信号（２）のポジティブ・エッジで
同一配線上の入力データを処理する回路（４）」に相当するものと認められ
る。

イこれに対し，原告は，両エッジで作動するマルチプレクサ（１３）を，
ポジティブ・エッジで作動するように回路を書き換えると，マルチプレク
サ（１３）が機能しなくなるから，本願発明２を容易に想到することがで
きない旨主張する。しかし，原告の主張は，以下のとおり採用できない。
すなわち，本願発明２は，回路（１）について，「信号（２）のポジティブ・
エッジでフリップフロップ（３）の出力を処理する回路（１）」と特定する
のみであり，ポジティブ・エッジで動作させるための構成も処理内容も特
定していない。そうすると，特定の回路構成を前提とした原告の上記主張
は，本願発明２の特許請求の範囲の記載を前提とした主張とはいえず，採
用の限りでない。

また，原告は，引用発明において，クロック信号（ＣＬＫ）が“０”の
時に第１ラッチ回路（１１）の出力を選択する構成に換えて，クロック信
号（ＣＬＫ）のポジティブ・エッジで第１ラッチ回路（１１）の出力を選
択する構成としたとしても，マルチプレクサ（１３）及びその内部回路の
動作部分は，クロック信号（ＣＬＫ）の立上がりと立下がりの両方のエッ
ジで選択，非選択の処理を行うことになり，本願発明２とは処理内容が異
なるから，本願発明２を容易に想到することはできないと主張する。しか
し，原告のこの点の主張も失当である。すなわち，仮に，上記置換を行っ
た場合に，引用発明のマルチプレクサ（１３）及びその内部回路の動作部
分が，両方のエッジで選択，非選択の処理を行うことになるとしても，当
該処理には，ポジティブ・エッジで選択をする処理が含まれるのであるか
ら，本願発明２とは処理内容が異なるとはいえない。

したがって，原告の上記主張は採用することができない。

ウ原告は，本願発明２と引用発明とは，回路構造，作用効果において相違
するから，引用発明に基づいて本願発明２の相違点に係る構成に想到する
ことは容易でないと主張する。

しかし，原告の上記主張も，以下のとおり理由がない。すなわち，本願
発明２は，「フリップフロップ（３）の出力を処理する回路（１）」，「信号
（２）のポジティブ・エッジで同一配線上の入力データを処理する回路
（４）」として発明を特定しているものの，各回路における入力データの処
理内容を特定するものではない。他方，引用発明においても，第２ラッチ
回路（１２）は，データ信号（Ｄ）を保持し，マルチプレクサ（１３）に
出力するという処理を行うものであり，マルチプレクサ（１３）は，第１
ラッチ回路（１１）が保持したデータ信号（Ｄ）を，後段の回路に出力す
るという処理を行うものであるから，１つのデータ信号（Ｄ）を２つの回
路で処理しているということができる。また，引用発明のエッジトリガ型
フリップフロップは，単一のフリップフロップであるとともに，全体とし
て，データ信号（Ｄ）を保持して後段の回路に出力するという処理を行う
ものであるから，入力データを処理する回路ということができる。したが
って，本願発明２と引用発明の回路構造は，相違するものではなく，回路
構成の相違を根拠として，引用発明から，本願発明２を想到することは困
難であるとする原告の主張は，採用できない。

また，作用効果が異なるとの原告の主張について検討すると，上記のと
おり，本願発明２では，各回路の構成や処理内容は特定されていないので，
回路（１）及び回路（４）がそれぞれ等倍の速さでデータを処理するとい
う効果は，本願発明２の構成から導かれるものではない。次に，データ処
理における高速化を実現できるという効果に係る原告の主張について検討
すると，確かに，本願発明２は，信号（２）のネガティブ・エッジとポジ
ティブ・エッジの両方のエッジで入力データを保持して処理する構成を備
えたことにより，２倍のデータを処理できるという作用効果を認めること
ができるが，引用発明においても，クロック信号（ＣＬＫ）の立上がり時
と立下がり時の両方のエッジでデータ信号（Ｄ）の論理状態を保持して処
理することにより，同一周期のクロック信号（ＣＬＫ）で２倍のデータを
処理することが可能であるといえる。したがって，本願発明２と引用発明
の作用効果における相違はない。

以上によれば，原告の上記主張は採用することができない。

エ前記アないしウによれば，本願発明２は，引用発明に基づいて，容易に
着想することができたものであり，審決の容易想到性判断に誤りはない。

（３） 取消事由４（本願発明１の容易想到性判断の誤り）について

前記（２）のとおり，本願発明２は，引用発明に基づいて容易に想到する
ことができた以上，本願発明１も同様に，引用発明に基づいて容易に想到す
ることができたといえる。審決の本願発明１の容易想到性判断に誤りはない。

３ 結論

以上のとおり，原告の主張する取消事由には理由がなく，他に本件審決には
これを取り消すべき違法は認められない。その他，原告は，縷々主張するが，
いずれも，理由がない。

よって，主文のとおり判決する。


*** 判決原文（全文）
平成22(行ケ)10123　審決取消請求事件　特許権　行政訴訟
平成22年12月28日　知的財産高等裁判所　

1
平成２２年１２月２８日判決言渡
平成２２年（行ケ）第１０１２３号審決取消請求事件
平成２２年１１月９日口頭弁論終結
判 決
原 告 Ｘ
被 告 特 許 庁 長 官
指定代理人猪 瀬 隆 広
同 石 井 研 一
同 廣 瀬 文 雄
同 萩 原 義 則
同 小 林 和 男
主 文
１ 原告の請求を棄却する。
２ 訴訟費用は原告の負担とする。
事実及び理由
第１ 請求
特許庁が不服２００８－１１１３９号事件について平成２２年３月８日にし
た審決を取り消す。
第２ 争いのない事実
１ 特許庁における手続の経緯
原告は，発明の名称を「ＣＭＯＳインターフェース回路」とする発明につい
て，平成１４年７月２３日を国際出願日として特許出願（特願２００３－５１
８０４７号。優先日平成１３年７月２７日，優先権主張国日本。以下「本
願」という。）をし，平成１９年１月２３日に手続補正（特許請求の範囲を対
2
象とする手続補正。以下「本件補正」という。乙２）をしたが，平成２０年
３月３１日付けで拒絶査定を受け，同年５月１日，拒絶査定不服審判（不服２
００８－１１１３９号事件）を請求をした。
特許庁は，平成２２年３月８日，「本件審判の請求は，成り立たない。」との
審決をし，その謄本は，同月２７日，原告に送達された。
２ 特許請求の範囲
本件補正後の本願の特許請求の範囲（請求項の数１３）の請求項１，２の記
載は，次のとおりである（以下，これらの請求項に係る発明を項番号に対応し
て，「本願発明１」などという。乙１，２。なお，本願の明細書添付の図１，２
は，別紙図面１，２のとおりである。）。
「【請求項１】
信号（２）のネガティブ・エッジで配線上の入力データを保持するフリッ
プフロップ（３）と，信号（２）のポジティブ・エッジでフリップフロップ
（３）の出力を処理する回路（１）とで構成される，入力データを処理する
回路。
【請求項２】
信号（２）のポジティブ・エッジで同一配線上の入力データを処理する回
路（４）を付加した，請求の範囲第１項記載の回路。」
３ 審決の内容
（１） 別紙審決書の写しのとおりである。要するに，本願発明１，２は，特
開平７－９５０１３号公報（乙３。以下「引用例」という。）に記載された発
明（以下「引用発明」という。）に基づいて，当業者が容易に発明をすること
ができたものであるから，特許法２９条２項の規定により特許を受けること
ができないとするものである。
（２）審決は，上記結論を導くに当たり，次のとおり，引用発明を認定し，本
願発明２と引用発明の一致点及び相違点を認定した。
3
ア引用発明
クロック信号（ＣＬＫ）の立下がりで配線上の入力データ信号（Ｄ）を
保持する第１ラッチ回路（１１）と，クロック信号（ＣＬＫ）の“０”の
時で第１ラッチ回路（１１）の出力を選択するマルチプレクサ（１３）と，
クロック信号（ＣＬＫ）の立上がりで同一配線上の入力データ信号（Ｄ）
を保持する第２ラッチ回路（１２）とで構成される，エッジトリガ型フリ
ップフロップ。（判決注引用例〔乙３〕には，「クロック信号」との語や
括弧書き等の表記はされていないが，審決において，付加的な表記がされ
ている。本判決においても，審決の表記方法に合わせることとする。以下，
同じ）
イ一致点
信号（２）のネガティブ・エッジで配線上の入力データを保持するフリ
ップフロップ（３）と，信号（２）でフリップフロップ（３）の出力を処
理する回路（１）とで構成され，
信号（２）のポジティブ・エッジで同一配線上の入力データを処理する
回路（４）を付加した，入力データを処理する回路。
ウ相違点
回路（１）におけるフリップフロップ（３）の出力を処理する動作条件
に関し，
本願発明２は，信号（２）のポジティブ・エッジであるのに対し，引用
発明は，クロック信号（ＣＬＫ）の“０”の時である点。
第３ 取消事由に係る原告の主張
１ 取消事由１（引用発明の認定の誤り）
審決は，引用発明のマルチプレクサについて，「クロック信号（ＣＬＫ）が“０”
の時で第１ラッチ回路（１１）の出力を選択するマルチプレクサ」と認定して
いるが，「クロック信号（ＣＬＫ）が“０”の時に第１ラッチ回路（１１）の出
4
力を選択し，“１”の時に第２ラッチ回路（１２）の出力を選択するマルチプレ
クサ」と認定すべきである。
２ 取消事由２（本願発明２と引用発明との相違点の認定の誤り）
審決は，本願発明２と引用発明との相違点に関し，本願発明２の回路（１）
と引用例のマルチプレクサ（１３）の動作条件を対比し，本願発明２は，信号
のポジティブ・エッジであるのに対し，引用発明は，クロック信号（ＣＬＫ）
の“０”の時であると認定している。しかし，引用例において，マルチプレク
サ（１３）は，第１ラッチ回路（１１）の出力を，クロック信号（ＣＬＫ）が，
“０”の時に透過し，“１”の時に阻止しているのであって，ポジティブ・エッ
ジとネガティブ・エッジの両エッジで作動している。
したがって，本願発明２と引用発明との相違点の認定において，回路（１）
（マルチプレクサ（１３））の動作条件について，引用発明は，クロック信号（Ｃ
ＬＫ）の“０”の時と“１”の時と認定すべきである。
３ 取消事由３（本願発明２の容易想到性判断の誤り）
（１） 審決は，回路の技術分野において，後段の回路における前段の回路の
出力を処理する動作条件の設定は，設計の必要性に応じ設定すべき設計的事
項であるから，回路（１）におけるフリップフロップ（３）の出力を処理す
る動作条件に関し，引用発明のクロック信号（ＣＬＫ）が“０”の時を，本
願発明２のように信号（２）のポジティブ・エッジとすることは当業者が適
宜成し得ることであると判断している。しかし，審決の判断は，以下のとお
り誤りがある。すなわち，引用発明において，両エッジで作動するマルチプ
レクサ（１３）がポジティブ・エッジで作動するように，フリップフロップ
を加えると，選択信号は常に“０”となり，マルチプレクサ（１３）として
機能しなくなる。また，クロック信号（ＣＬＫ）が“０”の時に第１ラッチ
回路（１１）の出力を選択する構成に換えて，クロック信号（ＣＬＫ）のポ
ジティブ・エッジで第１ラッチ回路（１１）の出力を選択する構成としたと
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しても，マルチプレクサ（１３）及びその内部回路の動作部分は，クロック
信号（ＣＬＫ）の立上がりと立下がりの両方のエッジで選択，非選択の処理
を行うことになる。引用発明と本願発明２とは，処理内容において相違する
から，引用発明から本願発明２の相違点に関する構成に至ることは，困難で
ある。
（２） 審決は，本願発明２の作用効果も引用発明から当業者が容易に予測で
きる範囲のものであると判断する。
しかし，審決の判断は，以下のとおり誤りがある。すなわち，本願発明２
では，図２（別紙図面２）のとおり，１本のデータ信号線が２本に分かれて，
２つの入力データを２つの回路で処理するのに対し，引用例の図１（別紙図
面３）の実施例では，１本のデータ信号線が２本に分かれているものの，マ
ルチプレクサ（１３）において再び１本となり，図４（別紙図面４）のとお
り，後段の一続きの回路で入力データを処理しているのであって，その回路
構成が異なる。また，本願発明２においては，入力データを処理する回路全
体を論じているのに対し，引用例においては，単一のフリップフロップを論
じているにすぎない。
さらに，引用例では，マルチプレクサ（１３）により２つのラッチの出力
が収束されて，後段の１つの回路１４ａが２倍の速さでデータを処理するも
のであり，１つの回路が２倍の速さでデータを処理するため，処理できる時
間が半分になり複雑な処理が困難となる。これに対し，本願発明２では，回
路（１）及び回路（４）がそれぞれ等倍の速さでデータを処理するものであ
り，引用発明とは作用効果において相違する。
以上のとおり，引用発明と本願発明２とは，回路構成及び作用効果におい
て相違するから，当業者において，引用発明から，上記のような回路構成及
び作用効果を有する本願発明２に至ることは容易であるとはいえない。
４ 取消事由４（本願発明１の容易想到性判断の誤り）
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審決は，本願発明１の構成に限定を付加した本願発明２が，引用発明に基づ
いて容易に着想できたものであるから，本願発明１も同様に，容易に着想でき
たものであると判断した。
しかし，前記３のとおり，当業者が引用発明から本願発明２に着想すること
は容易でないから，本願発明２から請求項２に記載された発明特定事項を省い
た本願発明１を着想することも容易でなく，審決の本願発明１に関する容易想
到性判断には誤りがある。
第４ 被告の反論
１ 取消事由１（引用発明の認定の誤り）に対し
引用例に記載されたマルチプレクサ（１３）は，第１ラッチ回路（１１）と
第２ラッチ回路（１２）からそれぞれ出力された各論理状態を，クロック信号
（ＣＬＫ）の論理状態に応じて，出力端子（Ｕ）へ出力しているから，マルチ
プレクサ（１３）の動作をクロック信号（ＣＬＫ）の論理状態に応じて，クロ
ック信号（ＣＬＫ）が“０”の時に第１ラッチ回路（１１）の出力を選択する
動作部分と，クロック信号（ＣＬＫ）が“１”の時に第２ラッチ回路（１２）
の出力を選択する動作部分に分けることができる。審決は，このうちクロック
信号（ＣＬＫ）が“０”の時に第１ラッチ回路（１１）の出力を選択する動作
部分を抽出して，引用発明のマルチプレクサ（１３）について，「クロック信号
（ＣＬＫ）の“０”の時で第１ラッチ回路（１１）の出力を選択するマルチプ
レクサ（１３）」と認定したのであり，引用発明の認定に誤りはない。
２ 取消事由２（本願発明２と引用発明との相違点の認定の誤り）に対し
前記１のとおり，審決の引用発明の認定に誤りはなく，本願発明２と引用発
明との相違点の認定にも誤りはない。
３ 取消事由３（本願発明２の容易想到性判断の誤り）に対し
（１） 引用例に従来例として図１２（別紙図面５）が示されているように，
前段の回路に対して，逆のエッジで動作する回路を後段に接続することは，
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当業者が，技術常識に基づき，容易に想到し得る。そうすると，引用発明の
「クロック信号（ＣＬＫ）の“０”の時」で第１ラッチ回路（１１）の出力
を選択する構成に代えて，前段の回路の第１ラッチ回路（１１）とは逆のエ
ッジであるクロック信号（ＣＬＫ）の立ち上がりで，第１ラッチ回路（１１）
の出力を選択する構成（すなわち，本願発明２の信号（２）のポジティブ・
エッジで前段の回路の出力を処理する構成）とすることも，当業者であれば
容易に想到し得る。
したがって，審決が，後段の回路における前段の回路の出力を処理する動
作条件の設定は，設計の必要性に応じ設定すべき設計的事項であるとして，
クロック信号（ＣＬＫ）の“０”の時を，信号（２）のポジティブ・エッジ
とすることは，当業者が適宜成し得ることであると判断した点に誤りはない。
（２） また，引用例の「一方，前記クロック入力端子ＣＬＫへと“１”が入
力されると，前記第２ラッチ回路１２は，前記クロック入力端子ＣＬＫに入
力されるデータ信号の立上がり時，あるいは該立上がりの直前に入力される
データ信号の論理状態を保持し，又保持された該論理状態に従った論理状態
をその出力端子Ｑから出力する。」（乙３段落【００２９】）との記載及び図１
（別紙図面３）によれば，第２ラッチ回路（１２）は，クロック信号（ＣＬ
Ｋ）の立上がりで同一配線上の入力データ信号（Ｄ）を保持していると認め
られる。他方，本願発明２は，その構成について，「信号（２）のポジティブ・
エッジで同一配線上の入力データを処理する回路（４）」として特定されてい
るにすぎず，引用例における第２ラッチ回路（１２）と対応するものといえ
る。さらに，引用例には，２個のラッチ回路が，クロック信号（ＣＬＫ）の
立上がり時以降のデータ信号と，クロック信号の立下がり時以降のデータ信
号とを，それぞれ保持するので，同一周期のクロック信号で２倍のデータが
処理可能になるとの作用効果が示されており，本願発明２と同様な作用効果
を有している。なお，引用例においても，本願発明２と同様に，入力される
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データを高速に処理することを目的として，複数の回路を組み合わせること
で，その回路全体を高速化するための構成が示されており，単一のフリップ
フロップを論じているわけではない。
したがって，本願発明２の作用効果も，引用発明から当業者が容易に予測
できる範囲のものであるとした審決の判断に誤りはない。
（３） 以上によれば，当業者が引用発明から本願発明２に着想することは容
易であり，審決の本願発明２に関する容易想到性判断に誤りはない。
４ 取消事由４（本願発明１の容易想到性判断の誤り）に対し
前記３のとおり，本願発明２は，引用発明に基づいて容易に着想できたもの
であり，本願発明１も同様に容易に着想できたものであるから，審決の本願発
明の容易想到性判断に誤りはない。
第５ 当裁判所の判断
当裁判所は，原告が主張する取消事由には理由がなく，審決を取り消すべき違
法は認められないから，原告の請求を棄却すべきものと判断する。その理由は，
以下のとおりである。
１ 引用例の記載
引用例（乙３）には以下の記載がある。
【０００１】【産業上の利用分野】本発明は，近年集積回路に広く用いられる
カウンタや，あるいはシフトレジスタ等に用いるのに好適なエッジトリガ型
フリップフロップに係り，特に，用いる回路素子の高速化等によって生じて
しまうコスト上昇を抑えながら，フリップフロップとしての機能の高速化を
図ることが可能なエッジトリガ型フリップフロップに関する。
【０００４】図１２（判決注・別紙図面５）は，従来から用いられているエッ
ジトリガ型フリップフロップの一例の論理回路図である。この図１２（判決
注・別紙図面５）では，合計２個のＤ型ラッチ回路７及び８を用いたエッジ
トリガ型フリップフロップが示されている。
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【０００５】前記Ｄ型ラッチ回路７は，負論理のゲートイネーブル入力端子（Ｇ
バー）を有している。該Ｄ型ラッチ回路７は，前記ゲートイネーブル入力端
子（Ｇバー）へと“０”が入力されている時には，入力端子Ｄへと入力され
ている論理状態と同一の論理状態が，その出力端子Ｑへとそのまま出力され
る。一方，前記ゲートイネーブル入力端子（Ｇバー）へと“１”が入力され
ると，該ゲートイネーブル入力端子（Ｇバー）へとこのように“１”が入力
される直前の，その前記データ入力端子Ｄの論理状態を保持し，又該論理状
態をその前記データ出力端子Ｑへと出力する。
【０００６】前記Ｄ型ラッチ回路８は，正論理のゲートイネーブル入力端子Ｇ
を有する。該Ｄ型ラッチ回路８は，その前記ゲートイネーブル入力端子Ｇへ
と“１”が入力されている時には，その入力端子Ｄへと入力されている論理
状態が，そのデータ出力端子Ｑから出力される。一方，該Ｄ型ラッチ回路８
は，そのゲートイネーブル入力端子Ｇへと“０”が入力されると，該ゲート
イネーブル入力端子Ｇへとこのように“０”が入力される直前の，その前記
データ入力端子Ｄへと入力されていた論理状態を保持し，又該論理状態をそ
の前記データ出力端子Ｑから出力する。
【０００７】これら合計２個の前記Ｄ型ラッチ回路７及び８について，この図
１２（判決注・別紙図面５）に示されるエッジトリガ型フリップフロップで
は，前記Ｄ型ラッチ回路７のデータ入力端子Ｄが，当該エッジトリガ型フリ
ップフロップのそのデータ入力端子Ｄとなっている。又，前記Ｄ型ラッチ回
路８の前記データ出力端子Ｑが，当該エッジトリガ型フリップフロップのデ
ータ出力端子Ｑとなっている。前記Ｄ型ラッチ回路７の前記データ出力端子
Ｑは，前記Ｄ型ラッチ回路８の前記データ入力端子Ｄへと接続されている。
又，前記Ｄ型ラッチ回路７の前記ゲートイネーブル入力端子（Ｇバー）と前
記Ｄ型ラッチ回路８の前記ゲートイネーブル入力端子Ｇとは互いに接続さ
れ，これらは，当該エッジトリガ型フリップフロップのクロック入力端子Ｃ
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ＬＫとなっている。
【０００９】【発明が達成しようとする課題】近年，装置全体の性能向上等を
図るために，その装置に組み込まれる論理回路の高速化が図られている。…
【００１０】従来，前記図１２（判決注・別紙図面５）に示されるもの等，エ
ッジトリガ型フリップフロップの高速化は，用いる回路素子の高速化によっ
ていた。・・・しかしながら，このような用いる回路素子の高速化には限界
があるものであり，又，コスト上昇等の問題もある。
【００１１】又，カウンタやシフトレジスタは，そのクロック周波数を２倍に
すれば，その動作速度も２倍にできる。しかしながら，クロック周波数を高
くすると，チップ全体の消費電力が大きくなるという問題もある。
【００１２】本発明は，前記従来の問題点を解決するべくなされたもので，用
いる回路素子の高速化等によって生じてしまうコスト上昇を抑えながら，フ
リップフロップとしての機能の高速化を図ることが可能なエッジトリガ型
フリップフロップを提供することを目的とする。
【００１３】【課題を達成するための手段】本発明のエッジトリガ型フリップ
フロップは，正論理のゲートイネーブル入力端子Ｇを有する第１ラッチ回路
と，負論理のゲートイネーブル入力端子（Ｇバー）を有する第２ラッチ回路
と，その選択入力端子Ｓが“１”の時には，その入力端子１の論理状態に従
ってその出力の論理状態が定まり，一方，その選択入力端子Ｓが“０”の時
には，その入力端子０の論理状態に従ってその出力の論理状態が定まるマル
チプレクサとを備え，前記第１ラッチ回路のデータを設定するための入力端
子と前記第２ラッチ回路のデータを設定するための入力端子とが，対応する
もの同士で接続され，このように互いに接続されたものが，当該エッジトリ
ガ型フリップフロップ全体のデータを設定するための入力端子となり，前記
第１ラッチ回路の前記ゲートイネーブル入力端子Ｇと，前記第２ラッチ回路
の前記ゲートイネーブル入力端子（Ｇバー）と，前記マルチプレクサの前記
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選択入力端子Ｓとが，互いに接続され，このように互いに接続されたものが，
当該エッジトリガ型フリップフロップ全体のクロック入力端子ＣＬＫとな
り，前記第１ラッチ回路の出力と，前記マルチプレクサの前記入力端子０と
が接続され，前記第２ラッチ回路の出力と，前記マルチプレクサの前記入力
端子１とが接続され，前記マルチプレクサの前記出力が，当該エッジトリガ
型フリップフロップ全体の出力端子Ｑとなっていることにより，前記課題を
達成したものである。
【００２５】この図１（判決注・別紙図面３）に示される如く，本発明のエッ
ジトリガ型フリップフロップは，第１ラッチ回路１１と，第２ラッチ回路１
２と，マルチプレクサ１３とにより構成されている。
【００２６】前記第１ラッチ回路１１は，正論理のゲートイネーブル入力端子
Ｇを有する。又，前記第２ラッチ回路１２は，負論理のゲートイネーブル入
力端子（Ｇバー）を有する。前記マルチプレクサ１３は，その選択入力端子
Ｓが“１”の時には，その入力端子１の論理状態に従ってその出力端子Ｕの
論理状態が定まり，一方，その選択入力端子Ｓが“０”の時には，その入力
端子０の論理状態に従ってその出力端子Ｕの論理状態が定まるものである。
【００２７】又，本発明のエッジトリガ型フリップフロップでは，前記第１ラ
ッチ回路１１の入力端子と前記第２ラッチ回路１２の入力端子とが，対応す
るもの同士で接続され，このように互いに接続されたものが，当該エッジト
リガ型フリップフロップ全体の入力端子となっている。又，該エッジトリガ
型フリップフロップでは，前記第１ラッチ回路の前記ゲートイネーブル入力
端子Ｇと，前記第２ラッチ回路の前記ゲートイネーブル入力端子（Ｇバー）
と，前記マルチプレクサの前記選択入力端子Ｓとが，互いに接続され，この
ように互いに接続されたものが，当該エッジトリガ型フリップフロップ全体
のクロック入力端子ＣＬＫとなっている。又，該エッジトリガ型フリップフ
ロップでは，前記第１ラッチ回路１１の出力端子Ｑと，前記マルチプレクサ
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１３の前記入力端子０とが接続され，前記第２ラッチ回路１２の出力端子Ｑ
と，前記マルチプレクサ１３の前記入力端子１とが接続され，前記マルチプ
レクサの前記出力Ｕが，当該エッジトリガ型フリップフロップ全体の出力端
子Ｑとなっている。
【００２８】このような構成の本発明のエッジトリガ型フリップフロップにお
いて，前記クロック入力端子ＣＬＫに入力されるデータ信号が“０”となる
と，該信号の立下がり時，あるいは該立下がり時の直前の前記データ信号の
論理状態が保持される。又，このように保持される論理状態に従った論理状
態が，該第１ラッチ回路１１の出力端子Ｑから出力される。又，このように
前記クロック入力端子ＣＬＫへと“０”が入力されている時には，これに保
持されている論理状態や，該第２ラッチ回路１２から出力される論理状態
は，前記データ信号に従って随時切り替えられる。即ち，該データ信号は保
持されない。
【００２９】一方，前記クロック入力端子ＣＬＫへと“１”が入力されると，
前記第２ラッチ回路１２は，前記クロック入力端子ＣＬＫに入力されるデー
タ信号の立上がり時，あるいは該立上がりの直前に入力されるデータ信号の
論理状態を保持し，又保持された該論理状態に従った論理状態をその出力端
子Ｑから出力する。又，このように前記クロック入力端子ＣＬＫへと“１”
が入力されている時には，前記第１ラッチ回路１１においては，これに入力
されるデータ信号は保持されず，入力される該データ信号に従って，随時そ
の出力の論理状態が変化する。
【００３０】このように動作する前記第１ラッチ回路１１及び前記第２ラッチ
回路１２に対して，前記マルチプレクサ１３は，その選択入力端子Ｓへと入
力されるクロック信号に従って，前記第１ラッチ回路１１の出力又は前記第
２ラッチ回路１２の出力のいずれか一方を選択し，その前記出力Ｕから出力
する。このような該マルチプレクサ１３の信号選択は，前記第１ラッチ回路
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１１と前記第２ラッチ回路１２とのうち，入力されているデータ信号を保持
しているものの出力を選択するというものである。例えば，前記クロック信
号が“０”の時には，前記第１ラッチ回路１１が前記データ信号を保持して
いるので，前記マルチプレクサ１３は，該第１ラッチ回路１１の出力を選択
する。又，例えば前記クロック信号が“１”の時には，前記第２ラッチ回路
１２が前記データ信号を保持しているので，前記マルチプレクサ１３は該第
２ラッチ回路１２の出力を選択する。
【００３１】このような本発明のエッジトリガ型フリップフロップでは，合計
２個のラッチ回路を備え，一方のラッチ回路が前記クロック信号の立上がり
時以降前記データ信号を保持し，他方の前記ラッチ回路が前記クロック信号
の立下がり時以降前記データ信号を保持するようになっている。従って，本
発明のエッジトリガ型フリップフロップは，前記クロック信号の立上がり時
も，又該クロック信号の立下がり時も，これに保持されている論理状態，又，
これから出力される論理状態を，これに入力される前記データ信号に従って
切り替えることが可能である。
【００３２】従って，このような本発明のエッジトリガ型フリップフロップに
よれば，同一周波数（周期）の前記クロック信号であっても，従来に比べ，
フリップフロップとしての動作速度を２倍にすることが可能である。従っ
て，本発明によれば，用いる回路素子の高速化等によらず，フリップフロッ
プとしての機能の高速化を図ることが可能である。
２ 判断
（１） 取消事由１（引用発明の認定の誤り）及び取消事由２（本願発明２と
引用発明との相違点の認定の誤り）について
原告は，①審決が，引用発明のマルチプレクサにおいては，「クロック信号
（ＣＬＫ）が“０”の時に第１ラッチ回路（１１）の出力を選択し，“１”の
時に第２ラッチ回路（１２）の出力を選択」している点を看過して，「クロッ
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ク信号（ＣＬＫ）が“０”の時で第１ラッチ回路（１１）の出力を選択する」
とのみ認定した点に誤りがあり，また，②審決が，「本願発明２の回路（１）
はポジティブ・エッジで処理する」のに対し，引用発明のマルチプレクサ（１
３）は「クロック信号（ＣＬＫ）が“０”の時に第１ラッチ回路（１１）の
出力を選択し，“１”の時に第２ラッチ回路（１２）の出力を選択する」こと
を相違点としなかった点に，相違点を看過した誤りがあると主張する。
しかし，原告の主張は，以下のとおり失当である。すなわち，
前記１の引用例の記載によれば，引用発明のマルチプレクサ（１３）は，
クロック信号（ＣＬＫ）が“０”の時に第１ラッチ回路（１１）の出力を選
択しているのであるから，引用発明の内容としては，「クロック信号（ＣＬＫ）
が“０”の時で第１ラッチ回路（１１）の出力を選択するマルチプレクサ（１
３）」との認定で足り，それに加えて，クロック信号（ＣＬＫ）が“１”の時
に第２ラッチ回路（１２）の出力を選択することを認定する意味はない。審
決の引用発明の認定に誤りはない。
また，本願発明２においては，回路（１）は，信号（２）のネガティブ・
エッジで保持された入力データを処理しているのであるから，本願発明２と
引用発明とを対比するに当たっては，同じタイミングで保持された入力デー
タの挙動に着目して対比するのが相当である。そして，引用発明のマルチプ
レクサ（１３）においては，第１ラッチ回路（１１）がクロック信号（ＣＬ
Ｋ）の立下がり時（ネガティブ・エッジ）に保持したデータ信号（Ｄ）（入力
データ）を，クロック信号（ＣＬＫ）が“０”の時に選択しているのに対し
て，本願発明２においては，信号（２）のポジティブ・エッジを回路（１）
の動作条件としている点で相違する。したがって，上記の点を本願発明２と
引用発明の相違点とすることで足りるものというべきであり，審決の認定に
相違点を看過した誤りはない。
したがって，原告の上記主張は採用することができない。
15
（２） 取消事由３（本願発明２の容易想到性判断の誤り）について
ア原告は，引用発明から本願発明２の相違点に係る構成に想到することは
容易でないと主張する。
しかし，原告の主張は，以下のとおり，失当である。すなわち，
引用例の前記段落【０００４】ないし【０００７】の記載及び図１２（別
紙図面５）から，２つのＤ型ラッチ回路７，８が直列に接続された構成の
エッジトリガ型フリップフロップ，及び前段の回路によりクロック信号の
一方のエッジで保持したデータ信号を，後段の回路によりクロック信号の
他方のエッジで保持して出力するように動作する回路構成が広く知られて
いることが認められる。ところで，引用発明は，クロック信号の立下がり
時と立上がり時（ネガティブ・エッジとポジティブ・エッジ）に保持した
データ信号（Ｄ）を，マルチプレクサ（１３）により切り替えて出力する
ものであり，第１ラッチ回路（１１）によりクロック信号（ＣＬＫ）のネ
ガティブ・エッジで保持したデータ信号（Ｄ）を，マルチプレクサ（１３）
によりクロック信号（ＣＬＫ）が“０”の時に出力する処理と，第２ラッ
チ回路（１２）によりクロック信号（ＣＬＫ）のポジティブ・エッジで保
持したデータ信号（Ｄ）を，マルチプレクサ（１３）によりクロック信号
（ＣＬＫ）が“１”の時に出力する処理を含むものである。この点，上記
第１ラッチ回路（１１）によりクロック信号（ＣＬＫ）のネガティブ・エ
ッジで保持したデータ信号（Ｄ）についてみれば，マルチプレクサ（１３）
は，第１ラッチ回路（１１）から入力されたデータ信号（Ｄ）をクロック
信号（ＣＬＫ）に応じて出力する処理を行っており，上記周知技術に照ら
すと，上記マルチプレクサ（１３）による処理を，クロック信号（ＣＬＫ）
のポジティブ・エッジで動作する回路による処理に変更することは，当業
者が容易に着想することができたものと認められる。なお，第２ラッチ回
路（１２）により保持されるデータ信号（Ｄ）についてみれば，第２ラッ
16
チ回路（１２）は，クロック信号（ＣＬＫ）のポジティブ・エッジでデー
タ信号（Ｄ）を保持し，マルチプレクサ（１３）に出力する処理を行うも
のであるから，本願発明２における「信号（２）のポジティブ・エッジで
同一配線上の入力データを処理する回路（４）」に相当するものと認められ
る。
イこれに対し，原告は，両エッジで作動するマルチプレクサ（１３）を，
ポジティブ・エッジで作動するように回路を書き換えると，マルチプレク
サ（１３）が機能しなくなるから，本願発明２を容易に想到することがで
きない旨主張する。しかし，原告の主張は，以下のとおり採用できない。
すなわち，本願発明２は，回路（１）について，「信号（２）のポジティブ・
エッジでフリップフロップ（３）の出力を処理する回路（１）」と特定する
のみであり，ポジティブ・エッジで動作させるための構成も処理内容も特
定していない。そうすると，特定の回路構成を前提とした原告の上記主張
は，本願発明２の特許請求の範囲の記載を前提とした主張とはいえず，採
用の限りでない。
また，原告は，引用発明において，クロック信号（ＣＬＫ）が“０”の
時に第１ラッチ回路（１１）の出力を選択する構成に換えて，クロック信
号（ＣＬＫ）のポジティブ・エッジで第１ラッチ回路（１１）の出力を選
択する構成としたとしても，マルチプレクサ（１３）及びその内部回路の
動作部分は，クロック信号（ＣＬＫ）の立上がりと立下がりの両方のエッ
ジで選択，非選択の処理を行うことになり，本願発明２とは処理内容が異
なるから，本願発明２を容易に想到することはできないと主張する。しか
し，原告のこの点の主張も失当である。すなわち，仮に，上記置換を行っ
た場合に，引用発明のマルチプレクサ（１３）及びその内部回路の動作部
分が，両方のエッジで選択，非選択の処理を行うことになるとしても，当
該処理には，ポジティブ・エッジで選択をする処理が含まれるのであるか
17
ら，本願発明２とは処理内容が異なるとはいえない。
したがって，原告の上記主張は採用することができない。
ウ原告は，本願発明２と引用発明とは，回路構造，作用効果において相違
するから，引用発明に基づいて本願発明２の相違点に係る構成に想到する
ことは容易でないと主張する。
しかし，原告の上記主張も，以下のとおり理由がない。すなわち，本願
発明２は，「フリップフロップ（３）の出力を処理する回路（１）」，「信号
（２）のポジティブ・エッジで同一配線上の入力データを処理する回路
（４）」として発明を特定しているものの，各回路における入力データの処
理内容を特定するものではない。他方，引用発明においても，第２ラッチ
回路（１２）は，データ信号（Ｄ）を保持し，マルチプレクサ（１３）に
出力するという処理を行うものであり，マルチプレクサ（１３）は，第１
ラッチ回路（１１）が保持したデータ信号（Ｄ）を，後段の回路に出力す
るという処理を行うものであるから，１つのデータ信号（Ｄ）を２つの回
路で処理しているということができる。また，引用発明のエッジトリガ型
フリップフロップは，単一のフリップフロップであるとともに，全体とし
て，データ信号（Ｄ）を保持して後段の回路に出力するという処理を行う
ものであるから，入力データを処理する回路ということができる。したが
って，本願発明２と引用発明の回路構造は，相違するものではなく，回路
構成の相違を根拠として，引用発明から，本願発明２を想到することは困
難であるとする原告の主張は，採用できない。
また，作用効果が異なるとの原告の主張について検討すると，上記のと
おり，本願発明２では，各回路の構成や処理内容は特定されていないので，
回路（１）及び回路（４）がそれぞれ等倍の速さでデータを処理するとい
う効果は，本願発明２の構成から導かれるものではない。次に，データ処
理における高速化を実現できるという効果に係る原告の主張について検討
18
すると，確かに，本願発明２は，信号（２）のネガティブ・エッジとポジ
ティブ・エッジの両方のエッジで入力データを保持して処理する構成を備
えたことにより，２倍のデータを処理できるという作用効果を認めること
ができるが，引用発明においても，クロック信号（ＣＬＫ）の立上がり時
と立下がり時の両方のエッジでデータ信号（Ｄ）の論理状態を保持して処
理することにより，同一周期のクロック信号（ＣＬＫ）で２倍のデータを
処理することが可能であるといえる。したがって，本願発明２と引用発明
の作用効果における相違はない。
以上によれば，原告の上記主張は採用することができない。
エ前記アないしウによれば，本願発明２は，引用発明に基づいて，容易に
着想することができたものであり，審決の容易想到性判断に誤りはない。
（３） 取消事由４（本願発明１の容易想到性判断の誤り）について
前記（２）のとおり，本願発明２は，引用発明に基づいて容易に想到する
ことができた以上，本願発明１も同様に，引用発明に基づいて容易に想到す
ることができたといえる。審決の本願発明１の容易想到性判断に誤りはない。
３ 結論
以上のとおり，原告の主張する取消事由には理由がなく，他に本件審決には
これを取り消すべき違法は認められない。その他，原告は，縷々主張するが，
いずれも，理由がない。
よって，主文のとおり判決する。
知的財産高等裁判所第３部
裁判長裁判官
飯 村 敏 明
19
裁判官
中 平 健
裁判官
知 野 明
20
（別紙）図面１ 〔本願明細書図１〕
図面２ 〔本願明細書図２〕
図面３ 〔引用例図１〕
図面４ 〔引用例図４〕
図面５ 〔引用例図１２〕

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